,¡ Semiconductor
TIMING DIAGRAM
Transmit Timing
BCLK
tXS
1
2
3
tSX
4
5
6
7
MSM7704-01/02/03
8
9
10
11
XSYNC
tWS
DOUT1
tXD1
tSD
tXD2
tXD3
DOUT2
MSD D2
D3
D4
D5
D6
D7
D8
,Receive Timing
Transmit Side
BCLK
tRS
RSYNC
1
2
3
4
5
6
tSR
tWS
DIN1
tDS
tDH
MSD D2
D3
D4
D5
D6
7
D7
8
D8
9
DIN2
Receive Side
10
11
Figure 1 Timing Diagram in the Parallel Mode (CHPS = 1)
BCLK
XSYNC
DOUT1
BCLK
RSYNC
DIN2
MSD D2 D3 D4 D5 D6 D7 D8 MSD D2 D3 D4 D5 D6 D7 D8
CH1 PCM Data
CH2 PCM Data
Transmit Side
MSD D2 D3 D4 D5 D6 D7 D8 MSD D2 D3 D4 D5 D6 D7 D8
CH1 PCM Data
CH2 PCM Data
Receive Side
Figure 2 Timing Diagram in the Serial Mode (CHPS = 0)
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