Contents
SPEAr300
6.1.3 DDR2 command timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
6.2 CLCD timing characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
6.2.1 CLCD timing characteristics direct clock . . . . . . . . . . . . . . . . . . . . . . . . 60
6.2.2 CLCD timing characteristics divided clock . . . . . . . . . . . . . . . . . . . . . . . 61
6.3 I2C timing characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
6.4 FSMC timing characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
6.4.1 8-bit NAND Flash configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
6.4.2 16-bit NAND Flash configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
6.5 Ether MAC 10/100 Mbps timing characteristics . . . . . . . . . . . . . . . . . . . . 69
6.5.1 MII transmit timing specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
6.5.2 MII receive timing specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
6.5.3 MDIO timing specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
6.6 SMI - Serial memory interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
6.7 SSP timing characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
6.7.1 SPI master mode timings (clock phase = 0) . . . . . . . . . . . . . . . . . . . . . 76
6.7.2 SPI master mode timings (clock phase = 1) . . . . . . . . . . . . . . . . . . . . . 77
6.8 UART (Universal asynchronous receiver/transmitter) . . . . . . . . . . . . . . . 78
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Package information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
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Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
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Doc ID 16324 Rev 2